2.1.2 选择VHDL还是Verilog HDL

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，两者各有优劣，也各有相当多的拥护者，并且都已成为IEEE标准。VHDL于1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL更早成为IEEE标准，是因为VHDL是美国军方组织开发的，而Verilog HDL则是从一个普通民间公司的产品转化而来的。

VHDL语言由美国军方推出，最早通过国际电子工程师学会（IEEE）的标准，在北美洲及欧洲，应用非常普遍。而Verilog HDL语言则由Gateway公司推出，这家公司辗转被美国益华科技（Cadence）并购，并得到美国新思科技（Synopsys）的支持。在得到这两大EDA公司的支持后，Verilog HDL通过了IEEE标准，在美国、日本及中国台湾，使用非常普遍。

从语言本身的复杂性及易学性来看，Verilog HDL似乎是一种更加容易掌握的硬件描述语言，因为这种语言的语法与C语言有很多相似之处。但也正因此，Verilog HDL很容易给初学者带来困惑，因为Verilog HDL的本质是描述硬件电路，而描述硬件电路的方法与C语言的设计思路几乎完全不同。相对而言，VHDL语法比较烦琐，且语法更为严谨，更贴近硬件电路的设计思路，虽然刚接触VHDL语言时会觉得难以理解，但更容易让初学者形成硬件设计的思维方法。

目前的Verilog HDL和VHDL版本在抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。Verilog HDL在其门级描述的底层，也就是晶体管开关级的描述方面更有优势，即使是VHDL的设计环境，其底层实质上也会由Verilog HDL描述的器件库所支持。Verilog HDL较适合系统级、算法级、RTL级、门级和电路开关级的设计，而对于特大型（千万门级以上）的系统级设计，VHDL更为适合。

对两种语言的特点进行简单比较之后，似乎仍然难以得到明确的答案，如何选择仍然是一个颇为复杂的问题。

其实两种语言的差别并不大，它们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快地学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便后续的学习交流。对于PLD/FPGA设计者，两种语言可以自由选择；而对有志于成为可编程器件设计的高手，熟练掌握两种语言仅是必须打好的基本功而已。

本书采用VHDL语言讲解所有实例，同时为给读者更多的参考，本书配套程序资料中也给出了所有实例的Verilog HDL代码。