2.1 VHDL语言简介

2.1.1 HDL语言的特点及优势

PLD（可编程逻辑器件）出现后，需要有一种设计切入点（Design Entry）将设计者的意图表现出来，并最终在具体器件上实现。早期的设计方式主要有两种：一种是画原理图的方式，就像PLD出现之前将分散的TTL（Transistor-Transistor Logic）芯片组合成电路板那样进行设计，这种方式只是将电路板变成了一颗芯片而已；另一种是用逻辑方程式来表现设计者意图，将多条方程式语句组成的文件经过编译器编译后产生相应文件，再由专用工具写到可编程逻辑器件中，从而实现各种逻辑功能。

随着PLD器件技术的发展，开发工具的功能已十分强大。目前设计输入方式在形式上虽然仍有原理图输入方式、状态机输入方式和HDL输入方式，但由于HDL输入方式具有其他方式无法比拟的优点，因此其他输入方式已很少使用。HDL设计输入方式，即采用编程语言进行设计输入的方式，主要有以下优点。

（1）通过使用HDL，设计者可以在非常抽象的层面上对电路进行描述。设计者可以在寄存器传输级（Register Transfer Level, RTL）对电路进行描述，而不必选择特定的制造工艺，逻辑综合工具将设计自动转换为任意制造工艺版图。出现新的制造工艺时，设计者不必对电路进行重新设计，只需将RTL级描述输入逻辑综合工具，即可形成针对新工艺的门级网表。逻辑综合工具将根据新的工艺对电路的时序和面积进行优化。

（2）由于HDL不必针对特定的制造工艺进行设计，因此HDL就没有固定的目标器件，在设计时基本上不需要考虑器件的具体结构。不同厂商生产的PLD器件及相同厂商生产的不同系列的器件，虽然功能相似，但器件内部结构毕竟有不同之处，如果采用原理图输入方式，则需要对具体器件的结构、功能部件有一定的了解，这提高了设计的难度。

（3）通过使用HDL，设计者可以在设计周期的早期对电路的功能进行验证。设计者可以很容易地对RTL描述进行优化和修改，以满足电路功能的要求。由于能够在设计初期发现和排除绝大多数设计错误，因此可以大大减小在设计后期的门级网表或物理版图上出现错误的可能性，避免设计过程的反复，显著缩短设计周期。

（4）使用HDL进行设计类似编写计算机程序，带有文字注释的源程序非常便于开发和修改。与门级电路原理图相比，这种设计表达方式能够对电路进行更加简明扼要的描述。用门级电路原理图来表达一些复杂度较高的设计时，几乎是无法理解的。

（5）HDL设计的通用性、兼容性较好，十分便于移植。用HDL进行的设计在大多数情况下几乎不需要做任何修改就可以在各种设计环境中、PLD器件之间编译实现，这给项目的升级开发、程序复用、程序交流、程序维护带来很大的便利。

随着数字电路复杂性的不断提高，以及EDA工具的日益成熟，基于硬件描述语言的设计方法已经成为大型数字电路设计的主流。目前的HDL语言较多，主要有VHDL（VHSIC Hardware Description Language，VHSIC是Very High Speed Integrated Circuit，即甚高速集成电路硬件描述语言的缩写）、Verilog HDL、AHDL、SystemC、HandelC、System Verilog、System VHDL等。其中，主流工具语言为VHDL和Verilog HDL，其他HDL仍在发展阶段，本身不够成熟，或者是公司专为自己产品开发的工具，应用面不够广。

VHDL和Verilog HDL各具优势。选择VHDL还是Verilog HDL？这是一个初学者最常见的问题。大量的事实告诉我们，有时候“选择”实在不是一件容易的事。要做出正确的选择，首先需要对选择的对象有一定的了解。接下来我们就简单了解一下这两种硬件设计语言特点。